TTL是一种集成电路，利用双极晶体管来执行逻辑功能以提供开关功能。TTL 设备最重要的特性是门的输入在未连接时将为逻辑高电平 (1)。

  该技术用于设计和制造集成芯片，其中包含逻辑门和双极晶体管、电阻和二极管。TTL 设备解决了DTL中因使用晶体管代替二极管而出现的容性负载问题和速度问题，提供更好的噪声抑制和容性负载特性。具有 10ns 的传播延迟和 10mW 的功耗。

  我们使用的大多数系统都依赖于 3.3V 或 5V TTL 电平。TTL是晶体管-晶体管逻辑的缩写。由双极晶体管构建的电路来实现切换和保持逻辑状态。

  对于任何逻辑系列，阈值电压电平是必须要了解的一个点。以下是标准 5V TTL 电平的示例：

  从上图中能够正常的看到最小输出高电压（VOH）为2.7V。这意味驱动高电平设备的输出电压至少为2.7V。最小输入高电压 (V IH ) 为 2 V，意味着基本上2V以上的电压都将作为逻辑1（高）读入TTL设备。

  应该还可以注意到一个设备的输出与另一个设备的输入之间有0.7V的缓冲，被称为噪声容限。

  同样，最大输出低电压 (V OL ) 为 0.4 V，发出逻辑0的设备将低于0.4V。最大输入低电压 (V IL ) 为 0.8 V，意味着低于0.8V的输入信号在读入设备都是逻辑0。

  如果电压介于 0.8 V 和 2 V 之间会怎样？这个电压范围是不确定的，会导致无效状态，通常称为浮动。如果在设备上的输出引脚在此范围内“浮动”，则无法确定信号会产生什么结果，可能会在高电平和低电平之间任意反弹。

  下面为标准TTL逻辑门的电路图，正 NAND 门功能，如下图所示。这种标准的TTL逻辑电路在某些情况下与二极管-晶体管逻辑（DTL）电路有关。

  从上图能够准确的看出，T1是输入三极管，在开关时间上有优势。晶体管 T2 是分相器，晶体管 T3 和 T4 提供图腾柱输出。该 TTL 电路具有极低的输入阻抗、高扇出和更好的抗噪性，还可以进行高电容驱动。

  当输入 A 和 B 为高电平时，晶体管 T2 和 T3 导通并充当共发射极放大器。晶体管 T4 和发射极处的二极管正向偏置，并且流过的电流量可忽略不计。输出为低电平，代表逻辑 0。

  当两个输入均为低电平时，二极管 D1 和 D2 正向偏置。由于 5V 的电源电压 VCC，电流通过 D1 和 D2 以及电阻 R1 流向地面。R1 中的电源电压下降，晶体管 T2 关断，因为它没有足够的电压来导通。因此，晶体管T4也因T2截止而截止。晶体管 T3 导通（高电平）并充当射极跟随器。输出为高电平，代表逻辑 1。

  当输入 A 和 B 中的任何一个为低电平时，二极管就会由于低输入而正向偏置。整个操作与上述相同。因此，输出为高电平（逻辑 1）。

  下图显示了标准TTL与非门的内部结构和特性。它的与非门是四路二输入型。有四个5400/740电路。简单来说，这种类型的 TTL 电路的工作原理如下。

  图中所示的Q1 是一个双发射极NPN晶体管，这种类型的与非门类似于两个晶体管，它们的基极和发射极端子连接在一起。命名为D 2和D 3的二极管用于限制本质上为负的输入电压。

  低功耗TTL电路实现了较低的功耗和耗散。尽管完成操作的速度有所降低。上图是使用与门制作的低功耗TTL。这里用到的与非门是74L00或54L00型的，这种类型的 TTL 的结构几乎与标准 TTL 的结构相似，只是电阻值更高。对这个增加的电阻值，电路的功耗降低了。

  与低功率 TTL 不同，高功率 TTL 是标准 TTL 的高速版本。这种类型的 TTL 的工作速度比前面讨论的要快。其功耗高于之前讨论的其他 TTL。下图是高功率 TTL 与非门。与非门是 74H00 或 54H00 类型的四路二输入。与标准 TTL 非常相似，只是 Q 3晶体管和 D 1二极管组合已被 Q 3、 Q 5和 R 5的排列所取代。这种类型的TTL 的工作速度更高，功耗也更高。

  肖特基 TTL电路用于加快操作时间。这种类型的 TTL 提供的速度是高功率 TTL 提供的速度的两倍。两个 TTL 的功耗相同，没有额外的功耗。下图表示基于NAND 的基本肖特基 TTL 图。

  电路图与大功率TTL非常相似，这里缺少大功率TTL的Q晶体管。用于这种TTL的肖特基晶体管是一个基极和集电极由肖特基二极管连接的双极型晶体管。

  下图为2输入TTL与非门的电路图。它有四个晶体管Q 1、Q 2、Q 3和Q 4。晶体管 Q 1在发射极侧有两个输入端。三极管Q 3和Q 4组成输出端，称为图腾柱输出。

  2 输入 TTL 与非门的电路可能看上去很复杂。我们大家可以通过考虑 2 输入 NPN 晶体管的二极管等效来简化其操作，如下图所示。

  在图中，二极管DA和DB代表晶体管Q 1的2输入发射极结。二极管DC代表晶体管 Q2的集电极-基极结。

  当输入 A 和 B 均为低电平时，两个二极管均正向偏置。因此，由于电源电压 +V CC = 5 V 而产生的电流将通过 R 1 和两个二极管 D A 和 D B 流向地面。

  电源电压在电阻 R 1中下降 ，不足以导通晶体管 Q 2。随着 Q 2打开，晶体管 Q 4也将截止。但是晶体管Q 3被拉高。由于 Q 3是射极跟随器，因此端子的输出也将为高电平，即逻辑 1。

  当任何一个输入（A 或 B）为低时，具有低输入的二极管将正向偏置。将发生与上述相同的操作，在这种情况下，输出将为高电平。

  当输入 A 和 B 均为高电平时，发射极-基极结处的两个二极管都将反向偏置。集电极-基极结处的二极管 D C正向偏置。它将打开晶体管 Q 2。随着Q 2导通，晶体管Q 4也将导通。

  输出端的两个晶体管都将导通，因此终端输出将具有低电平，这被视为逻辑 0。

  下图为标准3输入TTL与非门电路。这与我们在2输入TTL与非门电路中差不多，只是这里输入晶体管Q 1具有三个发射极而不是两个。工作原理与 2 输入 TTL 与非门相同。

  在下图所示的电路中，阴影部分表示图腾柱输出。三极管Q 3、Q 4、二极管D和限流电阻R 3构成TTL的图腾柱输出结构。

  11、TTL 设备是兼容的（即一个 TTL 设备的输出可当作输入提供给另一个 TTL 设备。在这种情况下，第一个设备称为驱动器，而第二个称为负载）

  TTL逻辑的集电极开路输出配置如下图所示。在此配置中，取消了晶体管 Q 3和上拉电阻。取而代之的是外部上拉电阻以确保正常运行，如图所示。

  输出取自 Q 4的集电极开路端子。当晶体管 Q 4关闭时，输出 Y 将为高电平，而当 Q 4导通时，输出将为低电平。

  在这种输出配置下操作晶体管时，能够得到高阻抗。三种输出状态是：高、低和高阻抗。

  三态逻辑电路利用图腾柱排列的高速运行，同时允许输出进行线与运算（连接在一起）。Hi-Z 状态是图腾柱排列中的两个晶体管都关闭的状态，因此输出端对地和 V CC为高阻抗。换句话说，输出是一个开路或浮动终端，既不是低电平也不是高电平。实际上，输出端并不是完全开路，而是相对于地和 V CC具有几 MΩ 或更高的高电阻。

  上图显示了三态逆变器的电路，该电路有两个输入：A 是正常逻辑输入，F 是能够产生 Hi-Z 状态的启用输入。

  当 F = 0 时，无论逻辑输入 A 的状态如何，电路都会进入其高阻抗状态。F 处的低电平正向偏置晶体管 Q 1 的发射极-基极结，并使电阻 R1 的电流从晶体管Q分流2使 Q 2关断，从而使晶体管 Q 4关断。E 处的低电平还正向偏置二极管 D 2以从晶体管 Q 3的基极分流电流，因此 Q 3也关闭。由于两个图腾柱晶体管都处于截止状态，因此输出端绝大多数都是开路。

  具体的可以看如下线 时，电路作为正常逆变器运行，因为 F 处的高输入对晶体管 Q 1或二极管 D 2没有影响。在此启用条件下，输出只是逻辑输入的反相。

  高速运转，传播延迟大约为 10 毫秒，与DTL和RTL逻辑器件相比更快。

  扇入和扇出：连接到栅极的输入和输出的数量，在不影响整体性能的情况下不会降低电压。TTL 扇出10。

  噪声容限：这是输入端允许的噪声电压，不应影响输出。TTL 的噪声容限为 0.4 V。